Signal integrity and power loss analysis for different bump structures in cylindrical TSV
The selection of a suitable bump shape is critical to the performance of a 3D packaging
system. The most widely used bump shape (cylindrical) is facing significant reliability issues …
system. The most widely used bump shape (cylindrical) is facing significant reliability issues …
Cool Interconnect: A 1024-bit Wide Bus for Chip-to-Chip Communications in 3-D Integrated Circuits
S Melamed, F Imura, H Nakagawa… - IEEE Transactions …, 2018 - ieeexplore.ieee.org
In this paper, we present “Cool Interconnect,” a 1024-bit wide bus that we have developed to
provide a standardized method of interconnecting chips in 3-D integrated circuits (3DICs) …
provide a standardized method of interconnecting chips in 3-D integrated circuits (3DICs) …
Developing a leading practical application for 3D IC chip stacking technology—How to progress from fundamental technology to application technology—
M Aoyagi, F Imura, F Kato, K Kikuchi… - Synthesiology English …, 2016 - jstage.jst.go.jp
First, we shall review the recent development trends of the electronic hardware system
integration technology that advanced the manufacturing technology in response to the …
integration technology that advanced the manufacturing technology in response to the …
Signal Integrity and Power Loss Analysis for Different Bump Structures in Cylindrical TSV
MK Majumder - VLSI Design and Test: 26th International …, 2022 - books.google.com
The selection of a suitable bump shape is critical to the performance of a 3D packaging
system. The most widely used bump shape (cylindrical) is facing significant reliability issues …
system. The most widely used bump shape (cylindrical) is facing significant reliability issues …
Process evaluation of pyramidal and cone-shaped nanoparticle deposition (NPD) bumps using a thermally resistant resist
YY Lim, M Hashino, H Nakagawa… - … and iMAPS All Asia …, 2018 - ieeexplore.ieee.org
In this paper, an i-line resist with possible high thermal stability is evaluated to ascertain the
effect of temperature on the resist profile during the nanoparticle deposition process. Apart …
effect of temperature on the resist profile during the nanoparticle deposition process. Apart …
High-speed optical three dimensional measurement method for micro bump inspection in 3D LSI chip stacking technology
M Aoyagi, N Watanabe, K Kikuchi… - 2015 IEEE 17th …, 2015 - ieeexplore.ieee.org
3D LSI chip stacking technology has been developed in AIST using cone shape micro
bumps fabricated by nanoparticle deposition method. The cone shape bumps are suitable …
bumps fabricated by nanoparticle deposition method. The cone shape bumps are suitable …
3 次元IC 積層実装技術の実用化への取り組み―基盤技術から実用技術へどのようにしてステップアップするのか?―
青柳昌宏， 居村史人， 加藤史樹， 菊地克弥， 渡辺直也… - …, 2016 - jstage.jst.go.jp
抄録 IC デバイスを縦方向に積層して実装集積する 3 次元 IC 積層実装技術は, 半導体デバイス,
MEMS デバイス, パワーデバイス等の集積技術として, 従来の基板面内での 2 …
MEMS デバイス, パワーデバイス等の集積技術として, 従来の基板面内での 2 …
IoT 社会へ貢献する3 次元集積実装技術
菊地克弥 - エレクトロニクス実装学会誌, 2019 - jstage.jst.go.jp
術は, SoC に匹敵する性能, あるいは, アーキテクチャを工夫することで SoC を凌駕する性能が実現
できる上に, 開発・製造のコストについても, SoC より大幅に低減できる技術として注目を集めている …
できる上に, 開発・製造のコストについても, SoC より大幅に低減できる技術として注目を集めている …
システム集積化に向けた3 次元集積実装技術の研究開発
菊地克弥 - エレクトロニクス実装学会誌, 2023 - jstage.jst.go.jp
TSV による 3 次元集積実装技術としては, 良品チップを選別して確実に集積システムが実現できる
チップレベルの積層方式であるチップオンチップ CoC (Chip on Chip), および …
チップレベルの積層方式であるチップオンチップ CoC (Chip on Chip), および …
3 次元IC 積層実装技術によるロジックLSI の低消費電力化
青柳昌宏， 菊地克弥 - エレクトロニクス実装学会誌, 2019 - jstage.jst.go.jp
る (b). また, IC チップの基板内に貫通する TSV によるチップ積層方式は, 多数の TSV
を用いた高性能システムの構築に向いており (c), 光電子複合実装技術, シリコンフォトニクス技術 …
を用いた高性能システムの構築に向いており (c), 光電子複合実装技術, シリコンフォトニクス技術 …