Clock compression for SAR ADC array with Gaussian input vector
A Molev-Shteiman, XF Qi - 2021 IEEE International Conference …, 2021 - ieeexplore.ieee.org
Reduction of comparison cycles (clock compression) leads to power savings of a successive-
approximation-register (SAR) analog-to-digital converter (ADC). In [10]. the upper bound of …
approximation-register (SAR) analog-to-digital converter (ADC). In [10]. the upper bound of …
[引用][C] Новая эквивалентная модель квантователя с зашумленнным входом и ее применение для снижения разрешения аналого-цифровых и цифро …
АВ Дворкович
[引用][C] Новая эквивалентная модель квантователя с зашумленнным входом и ее применение для снижения разрешения аналого-цифровых и цифро …
АН Молев-Штейман